ارائه روشی برای جایابی براساس باززمان بندی به منظور بهبود کارایی

با کاهش اندازه نما محدودیت های الکترونیکی طراحی های بسیار زیرمیکرون را تحت تأثیر قرار داده است به طوری که قانون مور در سال های اخیر به شدت محدود شده و روند کوچک سازی کندتر گشته است. در تکنولوژی های زیر میکرون تأخیر اتصالات قابل توجه شده است. لذا سازندگان مدارهای مجتمع وادار شده اند که برای افزایش فرکانس کاری به روش های بهبود طراحی و معماری سیستم ها بپردازند. بدین سان افزایش کارایی یکی از چالش هایی است که طراحی مدارها و ساخت آنها را محدود می کند. باززمان بندی روشی است که بر اساس قوانین خاص خود به جابه جایی فلیپ فلاپ در میان گیت های ترکیبی می پردازد و در دو دهه اخیر توسط دنیای صنعت و آکادمیک توجه زیادی به آن شده است. این روش می تواند به طور موثر به افزایش کارایی مدارها بپردازد. هرچه تخمین های دقیق تری از تأخیر در اختیار باززمان بندی قرار گیرد، بهتر می تواند به نتایج معتبر و قابل توجه منجر شود. از طرف دیگر تأخیر اتصالات سراسری در طراحی فیزیکی به قدری مهم شده است که عملاً بهبودهای ادعا شده در سنتز منطقی، پس از طراحی فیزیکی دیگر مشاهده نمی شود. بنابراین بهتر است با توجه به اهمیت تأخیر سیم های سراسری، هر روش بهبود کارایی از جمله باززمان بندی در طراحی فیزیکی صورت گیرد. استفاده از باززمان بندی در طراحی فیزیکی این امکان را می دهد که از جابه جایی فلیپ فلاپ برای جستجوی بهتر استفاده شود و فضای جستجو گسترده شده تا کارایی مدار در طراحی فیزیکی بالا رود. جریان پیشنهادی استفاده از باززمان بندی در جایابی توانست با افزایش کارایی، نتایج ابزار یک جایاب بسیار معتبر وشناخته شده را 24 درصد بهبود دهد. در جریان پیشنهادی، دو روش برای رفع محدودیت نظری باززمان بندی پیشنهاد شد که اولی مبتنی بر درج میانبر با استفاده از تجزیه شانون و دومی مبتنی بر جابه جایی بهینه گیت ها در میان سیکل های حساس مدار است. روش اول توانست نتایج جریان پیشنهادی را به طور متوسط 15 درصد و روش دوم نتایج را 25 درصد بهبود دهد. در مجموع روش ارایه شده توانسته است با رفع محدودیت های نظری و عملی باززمان بندی، کارایی کسب شده توسط ابزار جایابی مذکور را 40 درصد ارتقاء دهد.